Пакет: verilator (4.038-1)

[ Източник: verilator  ]

fast free Verilog simulator

Verilator is the fastest free Verilog HDL simulator, and beats many commercial simulators. It compiles synthesizable Verilog (not test-bench code!), plus some PSL, SystemVerilog and Synthesis assertions into C++ or SystemC code. It is designed for large projects where fast simulation performance is of primary concern, and is especially well suited to generate executable models of CPUs for embedded software design teams.

Етикети: Field: Електроника, Implemented in: C++, implemented-in::perl, interface::commandline, Role: Program, Purpose: Simulating

Други пакети, свързани с verilator

• dep: libc6 (>= 2.29)

  GNU C Library: Shared libraries
  също и виртуален пакет, предлаган от libc6-udeb

• rec: libsystemc-dev

  Development files for SystemC library

• sug: gtkwave

  VCD (Value Change Dump) file waveform viewer

Изтегляне на verilator

Изтегляне за всички налични архитектури

Архитектура	Големина на пакета	Големина след инсталиране	Файлове
amd64	4 617,4 кБ	20 379,0 кБ	[списък на файловете]
arm64	4 124,5 кБ	19 725,0 кБ	[списък на файловете]
armel	3 563,8 кБ	15 928,0 кБ	[списък на файловете]
armhf	3 700,0 кБ	12 884,0 кБ	[списък на файловете]
i386	4 528,5 кБ	18 459,0 кБ	[списък на файловете]
mips64el	4 007,6 кБ	24 776,0 кБ	[списък на файловете]
mipsel	4 015,1 кБ	21 610,0 кБ	[списък на файловете]
ppc64el	4 580,8 кБ	23 693,0 кБ	[списък на файловете]
s390x	4 255,0 кБ	21 066,0 кБ	[списък на файловете]