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strumento di analisi della copertura del codice per Verilog - documentazione

Covered è un'utilità per misurare la copertura del codice per Verilog che legge un progetto Verilog e un file di dump VCD/LXT generato a partire da esso e produce un file di copertura che può essere unificato con altri o usato per creare un rapporto sulla copertura del codice. Covered contiene anche l'utilità GUI per rapporti sulla copertura del codice che legge un file di copertura per permettere l'analisi interattiva della copertura. Le aree di copertura misurate da Covered sono: riga, toggle, memoria, logica combinatoria, transizione da stato a stato per gli ASF e copertura delle asserzioni.

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