Paquet : verilator (4.010-1)

[ Paquet source : verilator  ]

simulateur Verilog libre et rapide

Verilator est le simulateur Verilog HDL libre le plus rapide, dépassant beaucoup de simulateurs commerciaux. Il compile du Verilog synthétisable (mais pas du code de banc d’essai !), plus quelques assertions PSL, SystemVerilog ou Synthesis dans du code C++ ou SystemC. Il est conçu pour de vastes projets où des performances rapides de simulation sont le souci principal, et il convient parfaitement pour créer des modèles d’exécutables de CPU pour des équipes concevant des logiciels embarqués.

Étiquettes: Domaine: Électronique, Mis en œuvre en: C++, implemented-in::perl, interface::commandline, Rôle: Programme, But: Simulation

Autres paquets associés à verilator

• dep: libc6 (>= 2.28)

  bibliothèque C GNU : bibliothèques partagées
  un paquet virtuel est également fourni par libc6-udeb

• dep: libgcc1 (>= 1:4.2)

  bibliothèque de prise en charge de GCC

• dep: libstdc++6 (>= 5.2)

  bibliothèque standard C++ de GNU v3

• rec: libsystemc-dev

  Development files for SystemC library

• sug: gtkwave

  afficheur de fichier d'onde VCD (« Value Change Dump »)

Télécharger verilator

Télécharger pour toutes les architectures proposées

Architecture	Taille du paquet	Espace occupé une fois installé	Fichiers
i386	3 634,7 ko	15 056,0 ko	[liste des fichiers]