Исходный код iverilog:
Icarus Verilog is intended to compile all of the Verilog HDL as described in the IEEE-1364 standard. It is not quite there yet. It does currently handle a mix of structural and behavioral constructs.
The compiler can target either simulation, or netlist (EDIF).
This is a dummy transitional package that will ensure a proper upgrade path. This package may be safely removed after upgrading.
|
|
|
| Архитектура | Версия | Размер пакета | В установленном виде | Файлы |
|---|---|---|---|---|
| all | 0.9.1-2 | 5,6 Кб | 32 Кб | [список файлов] |
| avr32 (неофициальный перенос) | 0.8.6-1 | 911,2 Кб | 2428 Кб | [список файлов] |
| m68k (неофициальный перенос) | 0.8.6-1 | 782,9 Кб | 2252 Кб | [список файлов] |